Software acadêmico chinês busca driblar falta de EUV e encurtar caminho para chips de 1,4 nm
Huawei — Pesquisadores da Universidade de Pequim revelaram recentemente um novo EDA “true-3D” desenvolvido para a arquitetura LogicFolding da fabricante, reduzindo em até 30 % o comprimento dos fios internos nos testes iniciais.
- Em resumo: ferramenta otimiza todo o chip em um bloco vertical de uma só vez, liberando caminho para os Kirin de próxima geração.
Abordagem vertical promete menos atraso e melhor dissipação
Ao contrário do fluxo 2D tradicional, o software trata as múltiplas camadas como um volume único, posicionando e roteando componentes em três dimensões simultaneamente. Segundo os pesquisadores, isso encurta trajetos críticos, diminui resistência e capacitância e melhora a remoção de calor — tudo essencial para viabilizar a Lei de Escala Tau anunciada pela Huawei. Como publicou o Tom’s Hardware, reduzir distância do sinal virou a alternativa chinesa à miniaturização clássica.
“Em circuitos abertos, obtivemos 30 % menos fiação, com ganho de desempenho e térmica”, dizem os autores do estudo.
Próximos Kirin chegam no 2º semestre; Ascend deve adotar até 2030
A fabricante confirmou que os próximos SoCs Kirin, esperados para a segunda metade de 2026, estrearão o LogicFolding. Já a linha de aceleradores Ascend deve migrar até o fim da década. A meta é entregar densidade equivalente a 1,4 nm sem acesso às máquinas de litografia EUV, hoje vetadas à China.
O que é a arquitetura LogicFolding?
É a técnica de “dobrar” circuitos na vertical, encurtando caminhos de sinal e reduzindo atraso interno.
Quando os chips Kirin com LogicFolding chegam ao mercado?
A Huawei projeta lançar os primeiros modelos na segunda metade de 2026.
O que você acha? A estratégia 3D da Huawei conseguirá competir com os nós de 1,4 nm ocidentais? Para mais detalhes, acesse nossa editoria especializada.
Crédito da imagem: Divulgação / Michael Guo (X)
